如题，2026年最新国产功率密度238 MTr/mm2
英特尔18A+BSPDN技术也才184 MTr/mm2
台积电N2 台积电2纳米也只有236 MTr/mm2
日本2纳米Raipidus 也只有237 MTr/mm2
稍微研究了下华为何庭波的论文,附AI说明图,简单易懂
我个人见解是这个华为最新的这个定律韬(τ)，最主要无非三个，Hybird Bonding的堆叠，Cell层面对gate的优化（不一定真的在实际有用），以及从SoC的fabric到服务器机架的互联。
首先就是堆叠，啊，Hybird Bonding，参考TSMC SoIC-CoW和WoW（Chip on Wafer、Wafer on Wafer，WoW更好做一点，密度高一点，毕竟好做对准）这个M5高阶呢就是SoIC-CoW。那么还有一个，intel Foveros Direct 3D，intel Xeon Clearwater Forest用的，这个不稀奇，只不过国际上一般把这种高成本的技术用于HPC，毕竟太贵了，手机用不起。那么代价是什么？成本、积热、良率、产能。堆叠的积热老生常谈，成本和产能与良率挂钩，俩芯片叠上去产能砍一半，Hybird Bonding有自己的良率。
接下Cell层面的，这个啊不了解，实际实现不一定有堆叠扣出来的timing多，你想啊，假设SRAM放旁边和放顶上，路径短了，延迟低了，时序出来了，频率上去了。
最后机架互联这些，不懂啊，交给懂得吧
然后density这一块，hhh，连P&R都不考虑的density没一点参考性，直接就*75%，差不多就是测出来实际的density。然后往后是堆叠了，结果变成俩芯片叠一起算投影面积得密度，单片还是N+3的density，hhh
如果上面看不懂的话，接下来就是面向大众的让D神翻译了华为何庭波的论文，附上原理图，简单易懂。
AI很强大通俗易懂，好用多用。
先说结论：手机目前不是堆叠多层die，是优化走线，至于以后是不是不好说。
华为被ban了之后，没办法缩小晶体管，改走”折叠”路线了，以前电路是平铺在一层硅上，信号导线长，延迟不仅是晶体管开关，路上也耗时间。于是就搞了个LogicFolding（折叠的神） ， 把电路拆成两层垂直堆叠，用混合键合连起来。导线长度直接砍掉约 30%，路短了，速度自然就快了。
于是在麒麟 2026，在工艺节点不变，在靠【优化走线】的情况下做到：
– CPU频率：2.75 GHz → 3.1 GHz
– 能效：+41%
– 内存频率：+41%
– 晶体管密度：155 → 238 MTr/mm²（一代顶之前三年）
